//Software Ver: Quartus II 9.1sp2
//EDA Tool: ModelSim ALTERA6.5b
module clkdiv_prj(
clk,rst_n,
tp1,tp2,tp3,tp4
);
input clk; //clock signal, 50MHz
input rst_n;//reset signal, low voltage enable
output tp1,tp2,tp3,tp4;
reg tp1_r,tp2_r,tp3_r,tp4_r;
//----------------------------------------------------------
//-----使用Gate Level Simulation: tp1,tp2感觉代码一直在执行(见下图),
//-----always @(敏感信号列表)：这不是只有当信号发生变生时才
//-----执行嘛, 那里写错了啊!!!!
always @(clk, rst_n) begin
if(!rst_n) tp1_r
问题补充: end
always @(clk or rst_n) begin
if(!rst_n) tp2_r
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